タイムドメインジッタ分離手法によるデザインエラー、
プロセスセラーの評価手法

はじめに 近年、WAN,LANやコンピュータ内部のデータ伝送手法として1Gbpsを超える高速シリアルデータ転送にSerializer、De-Seriarizerなどを一体化したSerDesと呼ばれるデバイスの採用が進んでいます。この種のデバイスの高速シリアルポートは低振幅の差動デジタル回路であり、データレートが高いためサブストレート、電源プレーンに発生する周期的な電源の変調や周辺回路からのクロストーク更には伝送線路におけるインピーダンスのミスマッチなどにより発生する各種ジッタが通信品質に大きな影響を与えます 。また、この種のデバイスの通信品質には、信号源としてのクロックのジッタを抑制することが非常に重要な意味合いを持っています。 ジッタの考え方 クロック源において”ジッタ”とは個々のサイクルの揺らぎまたは、期待するタイミングに対する変移と考えられます。理想的な1周期長は1/f(周波数)で表されますが、実際には様々な影響を受けて周期長にばらつきが発生します。この現象がジッタであり、オシロスコープなどを使った場合には波形のエッジが太くなっていることで確認することができます。このようなジッタを測定評価する方法として、統計的な測定手法が利用されています。本稿ではジッタを次の6種類に分類しています。 1.ジッタpk-pk 2.ジッタ1σ（RMS） 3.ランダムジッタ (Random Jitter : RJ) 4.デタミニステックジッタ (Deterministic Jitter : DJ) 5.トータルジッタ（Total Jitter : TJ） 6.アキュームレートジッタ（Accumulate Jitter） それでは簡単なジッタ測定を例に実際の測定値を考えてみます。100MHzクロックの1周期長の時間を5回測定したところ、以下のような値が求められました。10.2ns, 10.8ns, 10.6ns, 10.2ns, 10.3nsこの時の以下の問題を考えてみます。 Q1.周期の平均値は？ Q2.ジッタpk-pkの値は？ Q3.ジッタ１σの値は？ Q4.このデバイスで周期を1000回測定したところ１σの中に、約何回の測定値が含まれますか？ Q5.このデバイスのエラー・レイトは？ 周期の平均値は10.42nsが計算により求められます。この時の測定データのバラツキ幅がジッタpk-pkとして表されます。上記測定データの中では、最大の周期長のものから最小の周期長のものを引いたものがジッタpk-pk の値ですから、最大値10.8nsと最小値10.2nsの差0.6nsとなります。このジッタpk-pkの値は、測定回数が増えれば増えるほど大きな値になっていきます。ジッタ1σの値は上記測定結果の標準偏差(1σ)をとったものですから下の計算式により268psとなります。 この場合1σの中にはに68.26%の確率で測定データが存在します。ですから、測定回数が1000回の場合には、約682個の測定データ含まれるものと考えられます。+/-1σの中に68.26％の測定データが存在するということは、逆に見れば31.74%の測定データは+/-1σの外にあるということを示しています。この規定外の測定データをエラーと考えれば、31.74%がエラー・レイトと考えることができます。 ジッタpk-pkやジッタ1σはその測定回数におけるジッタ値を現しています。要するにデバイスの一瞬の動作状態を示したものにほかなりません。その測定値が意味する信頼性は測定サンプルデータの数により決まります。またジッタ1σは理想的な正規分布(ガウシアン分布)のみに有効な値であり、分布が歪んだ非ガウシアン分布で考えた場合にはその有効性が低いということになります。 ジッタコンポーネントの分離 右の図Aは、実際によく見られる非ガウシアン分布です。測定サンプル10,000回のヒストグラムA、測定サンプル50,000回のヒストグラムBを考えてみます。 この分布の中には2つのピークが存在し、小さい分布と大きい分布のピークが表れています。この2つのピークの間隔がデタミニスティック（確定的）ジッタ成分です。このDJは、測定回数が増えてヒストグラムBになっても、同じ間隔で表されます。ところが、ヒストグラムBのトータルジッタ（TJ）は、ランダム(自然的)ジッタによる影響で測定回数が増えるに従い大きくなっていきます。これらのことから実際の測定によって得られたヒストグラムから、DJ、RJの2つのジッタ成分を分離し、ジッタの全体像を捉える手法を提案しています。これがTail Fitアルゴリズムと言われる手法です。 RJは文字通り予測不可能なジッタ成分を表しており、デバイスが本来持っている特性、熱雑音等が影響して、自然誘発的に起こりうるものです。従ってヒストグラムは理想的な正規分布として存在するものとして考え、実際のジッタの測定によって得られたヒストグラムに含まれる左右の分布から標準偏差として求められます。 DJは確定的ジッタと呼ばれ、回路設計、電磁誘導、また外部環境から誘発されるジッタと考えられます。実際の測定結果から見ると左右のRJに挟まれた部分で表すことができます。さらにDJを構成する成分には、周期的ジッタ（PJ）とデータ依存性ジッタ（DDJ）があります。DDJは、デューティ比歪（DCD）とシンボル間干渉（ISI）によるジッタ成分と考えられます。 このようなジッタの考え方をまとめますと、自然誘発的なRJと確定的な要因によるDJが1周期長におけるジッタ成分全体を構成していると言うことになります。そしてジッタを改善しようとした場合には確定的な原因持っているDJを削減することを優先するべきであると考えられます。この成分の最適化によって左右RJの間が重なりそして理想的な正規分布になっていくのです。 アキュームレートジッタ（Accumulate Jitter） これまで説明したジッタは1周期長を基準にそのバラツキを測定していましたが、それだけでは周期的ジッタ（PJ）を観測することはできません。この周期的なジッタをAccumulated Jitterとして測定します。Accumulated Jitterは1周期長のバラツキだけではなく、2周期長、3周期長と連続する多周期長のタイミングのバラツキを示したもので、測定1（次頁）のグラフで表しています。横軸は何周期長目まで測定したかを表し、縦軸はそれぞれの周期長でのジッタ1σを示しています。この1σに周期的な変調が現れているのが周期的なジッタ（PJ）成分による影響です。このようなジッタの周期成分は、たとえば電源プレーンに存在する揺らぎや、周辺のデバイス及びIC内部においては近接するコアからのクロストークなどが考えられます。さらにFFTを行えば、原因の周波数がスペクトラムとして現れます(測定2)。エンジニアはこの周波数成分のジッタを解決することによりどの程度のジッタを改善することができるのか推測することが可能になります。さらにPLL回路などにこの測定方法を適用することでバンド幅や過渡応答特性などの設計パラメータを検証することも可能になります。 DJ、RJから求めるBER、信頼性とは シリアル伝送系のインターフェイスを評価する際によく利用されるビット誤り率テスタ（BERT）について考えてみます。ジッタがガウシアン分布でシステムの耐性がRJの1σ値の数倍に相当するTJ（ジッタpk-pk）まで確保できていれば、表1を使ってシステムのビット誤り率を決定できます。伝送系のインターフェイスのインターオペラビリティを確保する場合には、ビット誤り率の目標値は10-12以下です。即ち1兆個の伝送ビットに対してエラー・ビットは1個しか許されないのです。このような低い誤り率を実現するためにシステムは、+/-７σのランダム・ジッタがあってもエラーを発生させないように設計、あるいはテストされなければなりません。このような理由によりシステムのジッタ許容度は、最小で14σのTJを確保する必要があります。TJは、システムが許容できる、所定のBER（信頼性）での最大のジッタ値を示します。このようなRJ、DJ、信頼性とTJの関係が、 TJ=DJ+nRJ　　　（n：信頼性） という関係式で表されます。 以下の測定3〜測定6は、900MHｚのクロックにDJとして、10MHｚのクロックを印加した場合のジッタ分布とバスタブ（BERT）です。測定3でガウシアン分布であったものが、DJを印加されたことにより測定5では非ガウシアン分布になります。分布の裾野にRJの存在が緑色で現れている、それ以外の部分が10MHzのクロックを印加したことによるDJ（33.966ps）と考えられます。このときのバスタブ曲線間でのタイミングマージン（アイ開口率）が減少し、測定4に比べ、測定6のエラー・レイトが悪くなったことがわかります。また測定6のバスタブ曲線の傾き部分が以前に比べ少し緩やかになったことに注意してください。これは、RJ値が2.272psから2.464psに増えたことによるものです。このようにRJが増加することにより求める信頼性が高ければ高いほどエラー・レイトに対する影響が大きくなります。即ちRJの原因であるプロセスの品質やパッケージ材質にまで配慮しなくては、半導体プロセスの微細化、高速化そして、回路の複雑化に対応することが困難になり、デバイスの歩留まりに影響を及ぼすのです。